Wang Jiang Chau [lattes]

3d ics

aceleração de hardware

acessibilidade

algorithms

algoritmo de roteamento

algoritmo genético

algoritmos

alocação de hardware

análise de desempenho

analog digital interface

android

aprendizagem de máquina

area optimization

arquitetura modular

arquitetura reconfigurável

assinalamento de estados

asynchronous circuits

atm

atpg

autenticação

autômatos celulares

baixo consumo de potencia

balanceamento de conjunto de treinamento

base de dados

bdd

bioinformática

biometria

bist

bluetooth

boundary scan

built-in self-test

bus

bus macro

cellular automata

circuito assíncrono

circuitos assíncronos

circuitos independentes de velociadade

circuitos integrados

closed-loop testbench

cobertura

cobertura de falhas

cobertura funcional

cobertura por laço fechado

communication network

compactacao de testes

compartilhamento de memória

comunicação intrachip

comunicação sem fio

conjunto de treinamento

consumo de potência

correlação de métricas

coverage

coverage model

coverage-driven verification

crc

criptografia

crossbar

cyclic redundancy checker

data mining

datapath

decomposição

deficiência visual

descrição algorítmica

descrição rtl

desempenho de redes

design exploration

design for test

detecção de erros

domínio de parametros

driver

dynamic reconfiguration

dynamic verification

emulação

equivalence checking

equivalência

esl

especiifcação muti-rajada

estimativa de potencia

estimulação aleatória

exploração de espaço de projetos

fdor

ferramenta de cad

finite state machine

fluxo de projeto

formal verification

fpga

fpgas

fractal traffic

fsmd

full custom

functional coverage

functional verification

geração de cobertura

geração de estimulos

geração de tráfego

gerador de noc

grafo de domínio de parâmetros

hardware de teste

immune algorithm

inteligência artificial

interface

intrachip communication

java

jtag

logic miimization

logic synthesis

lógica assíncrona

long range dependence

lrd

mapas de kohonen

mapeamento de tarefas

mapeamento tecnológico

mapping

máquina assíncrona

max-min-plus

meios de comunicação

metodologia de projeto

metodologia de projetos

metodologia de verificação

microprocessador

minimização de estados

minimização lógica

mixed signal

modelagem analítica

modelagem de sistemas

modelagem de tráfego

modelamento

modelo de computação

modelo de sistema digital

modelo de sistemas digitais

modelo independente de velocidade

modelos computacionais

modelos de computação

modelos de representação

mpeg-4

mpsoc

multi burst mode

multi rajada

multi-burst

multi-fractal model

multi-objective optimization

multi-processing

multi-task

network calculus

network service

nível algorítmico

nível de sistemas

nível de transação

nível rtl

noc

ocp

on-chip communication

orientação a objeto

osi

otimizacao

otimizacao de area

otimizacao de arquiteturas

otimizacao de hardware

otimização de registradores

otimização lógica

paralelismo

parameter domain

partial reconfiguration

particionamento

pdg

performanace estimation

performance analysis

performance estimation

petri net

placement

planos de teste

plataforma

platform based design

posicionamento

pré-computação

pre-computed testability

predição de erros

processador de rede

profiling

projeto de cis

projeto de cis analógicos

projeto dedicado

projeto lógico

protocol verification

protocolos

prototipagem

prototipagem rápida

ptolemy

puf

qoss

quality of service (qos)

reconfiguração dinâmica

reconfiguração parcial

reconhecimento funcional

rede intra-chip

redes

reordenamento dinâmico

representação de projeto

representação intermediária

representação unificada

resolvedores de sat

reuso

reuso de modulos

reutilizacao de modulos

rfid

rs latch

rtl architecture

rtos

sat

satisafabilidade

scenario-aware sdf

sdf

security

segurança de computadores

segurança de rede

self-test

séries temporais

sinais mistos

sintese de alto nivel

síntese de alto-nível

síntese de sistemas

sintese hierarquica

sintese logica

síntese para testabilidade

síntese recursiva

sintese sequencial

smart card

soc

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software embarcado

stream processor

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system c

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systemc

tabu search

tecnologia de classificação

test library

testabilidade

testbench

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teste

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teste e testabilidade de cis

thermally aware design

tolerância a falhas

tráfego intrachip

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transatores

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